工作內容

【工作內容】
1. Digital circuit design
2. Verilog RTL coding and design verification
3. Multi-clock domain design verfication
4. FPGA impementation for design verification
5. Support backend activities for tape-out
6. Co-work with system engineer for FPGA and Chip verification

【需求條件】
1. Master degree is preferred
2. Ability to collaborate in a team environment
3. Knowledge of EDA tools (Cadence NC-Verilog, Synopsys DC, Synopsys PT)
4. Knowledge of FPGA emulation flow
5. Ability to problem solve at the gate level and system level

工作說明

• 工作縣市:新竹縣市
• 上班地點:新竹市
• 工作待遇:面議
• 上班時段:日班,9:00~18:00
• 需求人數:1

條件要求

• 工作經歷: 工作經歷不拘
• 學歷要求:碩士
• 科系要求: 電機電子工程相關
• 專長需求:
• 擅長工具:
• 具備駕照:
• 其他條件: